从protel升级到Allegro for linux设计

fc4的tar和安装不兼容会出Thefollowingtarerrorsweredetected:
请用fc4以下的linux版本
装过程是
./SETUP.SH
1)装载可供使用的产品
你必须现在识别CD-ROM在什么地方被安装。
1)本地(安装到这台机器)
2)远程(安装到另一个机器)
m)主要的菜单
h)帮助
打出你的选择：[1]
规定CD-ROM安装点
1)/cdrom
2)其它
m)主要的菜单
p)以前的菜单
h)帮助
打出你的选择：[2]
2
从CD#1摘录安装信息。

你想要察看自述文件吗？

请压y(是)或者n(没有)：n
安装信息是在什么地方？
1)(难以获得的选择)工作秩序
2)电子邮件文件
3)磁带
4)计算机辅助设计目录
5)文件目录
h)帮助
p)以前的菜单
q)退出
打出你的选择：[4]
a)所有上述
n)没有上述
p)以前的菜单
打出你的选择(a，n，p,1-3,259...)：a
你不有选择任何产品。
正确的这吗？[y与n]请压y(是)或者n(没有)：
你的选择是正确的吗？[y与n]
请压y(是)或者n(没有):y
产生详尽的设施数据...

确定可供使用的盘空间
确定需要的盘空间

如果出SL-13是:安装选择的不足的盘空间。

我的bashrc如下
#CadencePSDenvironmenticq111290069

CDS_INST_DIR=/opt/psd
CDS_LIC_FILE=$CDS_INST_DIR/share/cadence.license
CDS_DIR=$CDS_INST_DIR
CONCEPT_INST_DIR=$CDS_DIR
CDS_SITE=$CDS_DIR/share/local/

LD_LIBRARY_PATH=$LD_LIBRARY_PATH:$CONCEPT_INST_DIR/tools/lib
CDSDOC_PROJECT=/CDS_INST_DIR/doc

PATH=$PATH:$CONCEPT_INST_DIR/tools/bin
PATH=$PATH:$CONCEPT_INST_DIR/tools/pcb/bin
PATH=$PATH:$CONCEPT_INST_DIR/tools/fet/bin

exportCONCEPT_INST_DIR
exportCDSDOC_PROJECT
exportCDS_SITE
exportCDS_LIC_FILE
exportCDS_INST_DIR
exportLD_LIBRARY_PATH
exportPATH

由于接触和使用较早等原因，国内的Protel用户为数众多，他们在选择Cadence高速PCB解决方案的同时，都面临着如何将手头的Protel设计移植到CadencePCB设计软件中的问题。

转到linux下做PCB
由于接触和使用较早等原因，国内的Protel用户为数众多，他们在选择Cadence高速PCB解决方案的同时，都面临着如何将手头的Protel设计移植到CadencePCB设计软件中的问题。

在这个过程当中碰到的问题大致可分为两种：一是设计不很复杂，设计师只想借助CadenceCCT的强大自动布线功能完成布线工作；二是设计复杂，设计师需要借助信噪分析工具来对设计进行信噪仿真，设置线网的布线拓扑结构等工作。

对于第一种情况，要做的转化工作比较简单，可以使用Protel或Cadence提供的Protel到CCT的转换工具来完成这一工作。对于第二种情况，要做的工作相对复杂一些，下面将这种转化的方法作一简单的介绍。

Cadence信噪分析工具的分析对象是CadenceAllegro的brd文件，而Allegro可以读入合乎其要求的第三方网表，Protel输出的Telexis格式的网表满足Allegro对第三方网表的要求，这样就可以将Protel文件注入Allegro。

这里有两点请读者注意。首先，Allegro第三方网表在$PACKAGE段不允许有“.”；

其次，在Protel中，我们用BasName[0:N]的形式表示总线，用BasName[x]表示总线中的一根信号，Allegro第三方网表中总线中的一根信号的表示形式为BasNameX，读者可以通过直接修改Protel输出的Telexis网表的方法解决这些问题。

Allegro在注入第三方网表时还需要每种类型器件的设备描述文件Device.txt文件，它的格式如下：

Package:packagetype
Class:classtype
Pincount:totalpinnumber
Pinused:...

其中常用的是PACKAGE，CLASS，PINCOUNT这几项。PACKAGE描述了器件的封装，但Allegro在注入网表时会用网表中的PACKAGE项而忽略设备描述文件中的这一项。CLASS确定器件的类型，以便信噪分折，Cadence将器件分为IC,IO，DISCRETE三类。PINCOUNT说明器件的管脚数目。对于大多数器件，Device.txt文件中包含有这三项就足够了。

有了第三方网表和设备描述文件，我们就可以将Protel中原理图设计以网表的形式代入到CadencePCB设计软件中，接下来，设计师就可以借助CadencePCB软件在高速高密度PCB设计方面的强大功能完成自己的设计。

如果已经在Protel作了PCB布局的工作，Allegro的script功能可以将Protcl中的布局在Allegro中重现出来。在Protel中，设计师可以输出一个Place&Pick文件，这个文件中包含了每个器件的位置、旋转角度和放在PCB顶层还是底层等信息，可以通过这个文件很方便的生成一个Allegro的script文件，在Allegro中执行这个script就能够重现Protel中的布局了，下面给出了完成Place&Pick文件到AllegroScript文件转化的C代码，笔者使用这段代码，仅用了数分钟就将一个用户有800多个器件的PCB板布局在Allegro重现出来。

FILE*fp1,*fp2;
::AfxMessageBox("hello");
fp1=fopen("pick.txt","rt");
if(fp1==NULL)::AfxMessageBox("Cannotopenthefile!!!");
fp2=fopen("place.txt","wt");
if(fp2==NULL)::AfxMessageBox("Cannotcreatethefile!!!");
charrefdes[5],Pattern[5];
floatmidx,midy,refx,refy,padx,pady,rotation;
chartb[1];
chartmp='"';
fprintf(fp2,"%s","#Allegroscript");
fprintf(fp2,"%s","version13.6");
fprintf(fp2,"%s","placerefdes");
while(!feof(fp1)){
fscanf(fp1,"%s",refdes);
fscanf(fp1,"%s",Pattern);
fscanf(fp1,"%f",&midx);
fscanf(fp1,"%f",&midy);
fscanf(fp1,"%f",&refx);
fscanf(fp1,"%f",&refy);
fscanf(fp1,"%f",&padx);
fscanf(fp1,"%f",&pady);
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